亲爱的团队，
我们观察到一些掉电时序结果不符合SoC的要求。根据规范，断电时间范围必须在0到10毫秒之间。然而，我们的测量结果并不符合这一规范。
据我所知，断电行为将取决于 PCBA 上的电容值和负载，这也许可以解释为什么文档中指定的时序范围不能被所有产品满足。断电时序失败会对产品产生什么影响？我们能忽略失败吗？
以下是测试结果。
T1. 从PHY 1.2 V关闭到数字2.5 V和3.3 V关闭的延迟，测试结果为-0.43ms~-0.3ms。
T3. 从NVCC_DRAM关闭到数字1.8V关闭的延迟，测试结果为-0.18ms~-0.14ms。
T4. 数字1.8V关闭到模拟1.8V关闭的延迟，测试结果为-0.31ms~-0.19ms。
T5. 从模拟1.8V关闭到VDD_SOC关闭的延迟，测试结果为-34.9us~-31.1us。
T9. 从VDD_SNVS_0P8关闭到NVCC_SNVS_1P8关闭的延迟，测试结果为-3.97us~-2.53us。
请提供建议。
顾客的理解是正确的。如果 PCA9450 用于 i.MX8MN 应用，测量结果应该没问题，因为所有电源轨都将由 PMIC 完全放电。
我会确认的。
Hi Rita,
这是我们设计时测量的数据。
如果不能满足掉电要求，会不会有风险？
您使用哪块主板？NXP 参考板还是您自己设计的板？