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i.MX 93 LPDDR4/4X-3733 布线建议

你好。
我对 i.MX93 LPDDR4 布线设计有疑问。

i.MX93 硬件指南中的“表 16. i.MX 93 LPDDR4/4X-3733 布线建议”中列出的值是设计 Allegro 时计算的延迟值吗？
延迟时间被视为布线设计的一部分，但由于延迟时间并非仅由布线长度决定，因此模拟结果略有出入。

2.CK_T/CK_C 列为最大 200ps，但在“表 17.LPDDR4/4X延迟匹配示例（CA/CTL信号）”，“总净延迟=（PCB + Pkg）延迟”超过200ps。
（这些值也是 Allegro 的设计值还是来自模拟结果的值？）

3. 以下内容在“注意事项”部分中描述。
在 2 ps 内匹配 CA5、CA4、CA3、CA2
在 2 ps 内匹配 CA1、CA0、CKE1、CKE0
为什么一个组内的延迟时间必须匹配？
我认为没有必要如此严格地匹配延迟时间，因为我认为只要延迟作为信号保持在时钟标准范围内，操作上就不会有问题。

我认为最好在操作范围内调整最小必要的布线长度（延迟时间），因为调整超过必要的布线长度会对信号质量和串扰影响产生不利影响。

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你好，Rita_Wang

谢谢你的回答。
硬件指南中的延迟计算值适用于 Allegro 设计，并将用于布线设计。
我理解规范考虑到了模拟结果可能会导致延迟变化。

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对于您的问题，请参阅给您的更新：

1.同意你的观点，延迟时间并不是仅由布线长度决定的。
表 16 是 LPDDR4/4X-3733 布线设计的建议，我们在表中加入了一些时序裕度，以确保所有客户按照该表进行设计都能成功完成电路板设计。

2.表 17 中的值来自 i.MX93 EVK，意味着我们已经在 EVK 上验证了它。

3. 抱歉，要求如此严格，但请遵循布线建议，因为我们已经通过 EVK 进行了验证。

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