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P1010 DDR3 SRAM インターフェイスのハードウェアおよびデザイン レイアウト/ガイドライン<meta http-equiv="Content-Type" content="text/html; charset=utf-8" />

DDR メモリ チャネルの配線

DDRインタフェースが適切に最適化されるように、フリースケールでは、DDRメモリ・チャネルを1という特定の順序で配線することを推奨しています。データ 2.アドレス/コマンド/制御 3.時計

注 : アドレス/コマンド、制御、およびデータ グループはすべて、配線されたクロックと関係があります。したがって、システムで使用される実効クロック長は、複数の関係を満たす必要があります。設計者は、シミュレーションを実行し、システム タイミング バジェットを作成して、これらの関係が適切に満たされるようにすることをお勧めします。

DDR3 データ信号のルーティング

DDRインターフェースのデータ信号(MDQ[0:63]、MDQS[0:8]、MDM[0:8]、およびMECC[0:7])はソース同期信号であり、メモリとコントローラーはクロック自体ではなくデータストローブを使用してデータをキャプチャします。データを転送するときは、ストロボの両方のエッジを使用して2倍のデータレートを実現します。

関連するデータ ストローブ (DQS と DQS) とデータ マスク (DM) は、各データ バイト レーンを構成します。この11ビットの信号レーンの関係は、配線にとって非常に重要です(表1を参照)。長さマッチングの場合、重要な項目は、特定のバイトレーン内の信号の長さとそのストローブへの分散です。すべてのバイト レーンでの長さの一致も重要であり、JEDEC で指定されている t_DQSS パラメーターを満たす必要があります。これは、一般に書き込みデータ遅延ウィンドウとも呼ばれます。通常、このタイミングは、個々のバイトレーン自体のタイミングよりもかなり緩やかです。

表 1: バイト レーンからデータ ストローブおよびデータ マスク マッピング

MDQ[0:7]	MDQS0, MDQS0	MDM0	レーン 0
MDQ[8:15]	MDQS1, !MDQS1	MDM1の	レーン 1
MDQ[16:23]	MDQS2, !MDQS2	MDM2の	レーン 2
MDQ[24:31]	MDQS3, !MDQS3	MDM3の	レーン3
MDQ[32:39]	MDQS4, !MDQS4	MDM4の	レーン4
MDQ[40:47]	MDQS5, !MDQS5	MDM5の	レーン5
MDQ[48:55]	MDQS6, !MDQS6	MDM6の	レーン6
MDQ[56:63]	MDQS7, !MDQS7	MDM7の	レーン 7
メカ[0:7]	MDQS8, !MDQS8	MDM8の	レーン8

DDR 信号グループのレイアウトに関する推奨事項

表 2 に、DDR 信号グループのレイアウトに関する推奨事項と、各推奨事項に従う利点を示します。

表 2: DDR 信号グループのレイアウトに関する推奨事項

各データレーンをルート全体でソリッドグランドリファレンスに隣接して配線し、リターン電流のインダクタンスを最小にします	データ・インターフェースの最適なシグナル・インテグリティを提供 注:この懸念は、データが印加クロックの2倍で切り替わるため、トップエンド・インターフェースの速度を目標とする設計では特に重要です
バイトレーンが配線されると、バイトレーン内の信号がPCBマザーボードを通過するのと同じクリティカルレイヤー上の信号をメモリにルーティングします	トレースあたりのビア数を最小限に抑え、データ・グループ内の各信号に均一な信号特性を提供
異なるクリティカルレイヤー上のバイトレーンを交互に	コントローラの観点からブレークアウトを容易にし、バイトグループ内の信号を一緒に保持します

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