これは、お客様が参照するためのHW設計チェックリストです。
概略図のレビューをリクエストする前に、よく読んで記入してください。
改訂版3.1 @ 2016.10.19 --
1. i.MX6DQP関連コンテンツを追加します。
これは、お客様が参照するためのHW設計チェックリストです。
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改訂版3.1 @ 2016.10.19 --
1. i.MX6DQP関連コンテンツを追加します。
Hello,
DDRの長さチェックスプレッドシートを使用しています。スプレッドシートの L0 と L1 の参照とは何ですか?説明付きの図面を提供してもらえますか?
よろしくお願いします。
Alex
Hi Apollo,
クロック長に上限がないことを除けば、すべてのルールはTトポロジと同じです。
フライバイはPCシステムの一般的な設計であり、インターネットを通じて一般的な設計ルールを取得できます。
Hi Lin,
追加できますか
| " | フリースケールi.MX6 "Fly by" DRAM PCBレイアウト・トレース長計算 |
Excelファイルに入れますか?
Hi Carl,
申し訳ございませんが、現在ご利用いただけません。
まず、他の6シリーズのチェックリストを参照してください。
Hi WangLin,
i.MX6SoloXのH/Wチェックlsitはありますか?
よろしくお願いいたします。
Carl
Hi Apollo,
これらのポートの最大ルールを定義するのは困難です。
それらは実際の動作速度と実際のPCB設計に依存するため、SIパフォーマンスはケースバイケースで考慮する必要があります。
FSL リファレンス デザインをご検討いただき、SI シミュレーション ツールを使用してポスト シミュレーションを行うことを提案してください。
上記の情報がお役に立てば幸いです。
Hi Lin,
それらのピンに最大レイアウト長はありますか?
USDHCの
SD / MMC USDHC-2
SD3 USDHC-3
PCIEの
CLK1_N
CLK1_P
PCIE_RXM
PCIE_RXP
PCIE_TXM
PCIE_TXP
イーサネット用のRGMII
RGMII_TXC
RGMII_RD1
RGMII_RD2
RGMII_RD3
RGMII_RX_CTL
RGMII_RXC
RGMII_TD0
RGMII_TD1
RGMII_TD2
RGMII_TD3
RGMII_TX_CTL
USB接続
USB_H1_DP
USB_H1_DN
USB_OTG_DN
USB_OTG_DP
MIPIの
DSIの
CSIの
CSI0
アポロ・チャン
もちろん、DRAM_RESET_Bもi.MX6で制御されているので、タイミングは保証できます。
こんにちはLingWang、
すみません、もう一つ質問があります。
> i.MX6 IO内部プルダウン抵抗は、電源投入時にローを保証できません。
JEDECによると、CKEはDRAM_REST_Bを否定する10ns以上前に「低」である必要があります。
i.MX6 は電源投入時でも CKE を Low にプルダウンできますか。
よろしくお願いいたします。
Satoshi Shimoda
Hi LinWang,
ご返信よろしくお願いします。
わかりました、DDR3 RESETには外部抵抗が必要ですが、DDR3 SDCKEがJEDECを満たすために必要ではないことを理解しました。
DDR3 RESETについては、ハードウェア開発ガイド正式改訂版(Rev.1)に「10kΩ 5%プルダウン抵抗にDRAM_RESETをGNDに接続してください」と記載されていますので、問題ありません。
よろしくお願いいたします。
Satoshi Shimoda
Hi Satoshi,
休日のため対応が遅くなり申し訳ございません。
重要な点は、JEDECが電源投入時にLOWを必要とする場合、DDR3の場合はRESETピンが必要であり、LPDDR2の場合はCKEピンが必要になることです。
i.MX6 IO内部プルダウン抵抗は、電源投入時にローを保証できないため、外部プルダウン抵抗が必要です。
上記の説明がお役に立てば幸いです。
Hi LinWang,
デザインチェックリストのRef7について質問があります。
以下のように書かれています。
電流の消費を最小限に抑えるために、フリースケールのBSP (ボード・サポート・パッケージ) は、DSM (ディープスリープ・モード) 中にEMI I/Oをディスエーブルします。プルダウン抵抗により、DSM中にDRAMが適切な状態にあることが保証されます。
• LPDDR2 の場合: SDCKE[1:0] は、コントローラが JEDEC シーケンスを満たすまでプルダウンする必要があります。
設定され、運転を開始します。
• DDR3 の場合: JEDEC を満たすために SDCKE[1:0] プルダウンは必要ありません。
この説明によると、DDR3 SDCKEをローにする必要があるとき(ディープスリープ、リセット時など)、外部プルダウンがなくても、i.MX6はSDCKEにロー信号を適切に出力するため、DDR3には外部プルダウン抵抗は必要ないことを理解しました。
私の理解は正しいですか?
よろしくお願いいたします。
Satoshi Shimoda
Hi Pankaj Rana,
申し訳ございませんが、Excelバージョンのチェックリストはありません。
i.MX6SL HDGを参照してください。
その中にチェックリストテーブルがあります。
こんにちは リンワン
SoloLiteプロセッサ用の同様のHWデザインチェックリストドキュメントも利用可能ですか?
--Pankaj Rana
一致する、
CS/ODT/CKEグループは読み書きの高速動作に関与していないため、それほどタイトに考える必要はありません。
3番目の質問については、もっと明確にすべきでした。
1 つのグループを Clock-200 に近づけ、もう 1 つのグループを Clock に近づけることができますか (各グループには min max としてリストされているものがあるため)。
テーブルヘッダーの定義を確認してください。
「制御信号」はグループ名です。
Hi Brett,
2つのグループ間に依存関係はありますか?
[WL] いや、必要ないよ。
シグナルのtoグループは互いに完全に独立していますか?
[WL] ボード・レベルのタイミング制御では可能です。
1つは最大クロックの近くにあり、もう1つのグループは最小クロックの近くにいる可能性がありますか?
[WL]クロックは+/- 5milのみ異なります。だから、それはもたらさないと大きな違いがあります。
Hi LinWang,
私の質問は
HDGで定義する:コマンド信号(RAS / CAS / WE)を「アドレス信号」およびクロック信号と比較します。
HWデザインチェックリストのMX6 DRAMバス長チェックシートで、コマンド信号(RAS/CAS/WE)と「制御信号」およびクロック信号との比較を定義します。
どちらが正しいですか?
LinWang,
質問の文言が明確ではないと思います。
HDGには、アドレス、RAS、CAS、SDBA、およびSDWEが一緒にリストされています。彼らはクロックに関連する最小最大値を持っています。しかし、彼らはまた、互いに+/- 25ミルを持っています。最後の列を参照してください。
CS、SDCKE、および SDODT は、最小最大クロックでグループ化されます。また、互いに +/- 50 ミルの依存関係があります。
2つのグループ間に依存関係はありますか?
シグナルのtoグループは互いに完全に独立していますか?
1つは最大クロックの近くにあり、もう1つのグループは最小クロックの近くにいる可能性がありますか?
よろしくお願いします。
Brett
私からの上記の返信、Pic1 / 2 / 3を参照してください。
ここで写真を撮るのを手伝ってください。
ありがとうございます！
Hi LinWang,
コマンド&コントロール信号だけに集中してください。
HDG 推奨コマンド信号は、クロック信号とアドレス信号を比較します。
しかし、チェックリストでは、コマンド信号は制御信号やクロック信号と比較し、アドレス信号やクロック信号と比較しないことを推奨しています。
2つのドキュメントの説明は異なりますので、ご確認ください~
なぜHDGが「 RAS/CASを記述し、クロック信号とアドレス信号と比較すべきである」と言うのか理解できません。
すべての信号はHDGのクロックと比較され、チェックリストに登録されます。
Hi LinWang,
しかし、HDGはRAS/CAS/WEを制御信号(CKE/CS/ODT)ではなく、クロックおよびアドレス信号と比較する必要があります。
なぜですか？
今一度ご確認ください~
Hi Jasper,
確認後、
チェックリストのRAS/CAS/WEとCKE/CS/ODTはどちらもクロックと比較され、他のものと比較されません。
Hi LinWang,
すべてのアドレスと制御信号がクロック長と比較する必要があることは知っていますが、なぜRAS/CAS/WEはアドレスと比較するのではなく、チェックリストのCKE/CS/ODTとも比較するのですか?
ご確認ください~
Hi Jasper,
すべてのアドレス信号と制御信号は、クロック長と比較する必要があります。
テーブルとエクセルで整列されています。
ご確認ください。
こんにちはLinWang:
つまり、RAS/CAS/WEはアドレス信号と比較すべきであり、IntelおよびFreescale HDGのCS[0:1]/ODT[0:1]/CKE[0:1]をコントロールグループと比較すべきではないということです。
しかし、なぜRAS/CAS/WE信号はチェックリストのコントロールグループと比較されるのでしょうか?
よろしくお願いいたします。
碧玉。
Hi Jasper,
CS1/ODT1/CKE1 を意味する場合、ほとんどのアプリケーションが 1 つの CS のみを使用しているため、セルフ チェック テーブルに別の CS 関連の信号が含まれていなかったことが原因です。
2つのCSを使用する場合、すべてのシグナルはルールに従う必要があります。
住所とBAを意味する場合は、テーブルの上部にあります。
こんにちはLinWang:
「i.MX6Dual/6Quad および i.MX 6Solo/6DualLite Applications Precessors, Rev. 1 ハードウェア開発ガイド 3-8 表3-3」を参照してください。バイトグループごとのDDR3ルーティングは、Pic1/2の下にあります。
写真1。
写真2。
写真3.i.Mx6DQSDL Rev2.7 の HW デザイン・チェックリストよりMX6 DRAM バス長チェック。
よろしくお願いいたします。
碧玉。
Hi Jasper,
申し訳ありませんが、写真を撮って、別のものを見せていただけませんか?
この部分のチェックリストとHDGの間でも同じだと思います。
ありがとうございます！
こんにちはLinWang:
私はそれを慎重にチェックします、それが私がHDGとHWのデザインの違いを見つけることができる理由ですフリースケールのドキュメントのチェックリスト、だからフリースケールは異なるための何かの推奨事項ですか?HDGまたはチェックリストに従いますか?
ありがとう、そしてよろしくお願いします、
碧玉。
Hi Jasper,
チェックリストとHDGを注意深く確認してください、私たちは表の別の行にRAS/CAS/WEをリストしています。
トレース長ルールは、タイミング制御のために定義されています。
Hi,
私のレイアウトのDRAMバス長チェックについては、「i.Mx6DQSDL Rev2.7 HWデザイン・チェック・リスト」を参照していますが、コントロール・グループにはCKE/CS/ODTのみが必要で、RAS/CAS/WEを含めることはできないとわかり、Intelや「IMX6DQ6SDLHDG_Hardware開発ガイド」にも制御信号がCS/CKE/ODTしか含まれていないことが説明されています。 コントロールグループが「i.Mx6DQSDL Rev2.7のHWデザインチェックリスト」にRAS/CAS/WEを含め、トレース長<=25milを比較するのはなぜですか?
よろしくお願いいたします。
ジャスパー・チェン。
リンワン 私は、お客様が新しいClear、Not Sureの代わりにYes、No、Not Sureを選択するように、以前のスプレッドシートを好みました。
デフォルトとして「いいえ」にしたため、顧客は「はい」に変更せざるを得なかったため、実際にチェックポイントを読んだことがわかりました。
これを元に戻すことができるかどうかわかりますか?
よろしくお願いします。
ブレット・フェイガン
はい、あなたは要点をつかんでいます。
そのため、非常に厳格な等長ルールを定義しています。
シミュレーション解析と実際のテスト結果に基づくと、ルールは堅牢で、同じPCB設計でPBGAとFCBGAを使用した場合の要件を満たすことができます。
私たちは、ほとんどのお客様がL0を気にせず、安定性とパフォーマンスだけを気にしていると信じています。
DRAMの長さタブは興味深いですが、なぜすべてのL0を0に保つのですか?
私はPBGAとFCBGAの両方の内部配線長を取得しましたが、それらは異なります、私はこのinyoを考慮に入れて、各パッケージのタブを持ち、おそらくハードウェア開発ガイドに一致するように許容範囲を増やす必要があると思います。
ありがとう、フィリップ。
申し訳ありませんが、私の間違いですが、i.MX6SDLの場合は「AB」である必要があります。
ありがとうございます！
通常、i.MX6SDLはi.MX6DQの同等品よりも1バージョン低くなります。つまり、通常、i.MX6DQ "C"バージョンはi.MX6SDL "B"バージョンに対応します。 確認していただきありがとうございます。
確認の結果、i.MX6DQ ACとi.MX6SDL ABにこの修正を適用しました。
こんにちはWang Linさん、追加されたコメントについて - eMMC/SDファストブートをデザインで使用する場合は、i.Mx6の「SDx_RESET」ピンをデバイスリセットピンと正しく接続してください(最新のシリコンバージョンではこの問題が解決されていますので、この項目を考慮する必要はありません。この問題は、どのシリコンバージョン以降で修正されたか正確に知っていますか?
スプレッドシートの項目は実際の SD バス レイアウトに関連しており、SI デザインが不適切で非常に長いバスが適用されている場合にエラーが発生する可能性があります。
関連情報(0x450[10]ステータスとチップバージョン)が示されたコミュニティで別の質問を作成してください。
カスタムIMX6Qボードがあります。SD3/4 ビットから BOOT_CFG1[7:0]= 0100 0000 を使用して起動します。および BOOT_CFG2[7:0]= 0011 0000。SD3からボードが一貫して起動しない - リセット(POR_B=0)を繰り返すと、起動する場合と起動しない場合があります。起動しない場合は、USB経由でDDRストレステストを実行できるため、IMX6Qは引き続き機能します。
この問題は、頻繁すぎるため、ERR006282エラッタにはなり得ません。
このスプレッドシートには「MMC / SDブートエラー」と記載されていますが、DLLオーバーライドを実行するためにBOOT_CFG2[2]を高く設定することを指していると思いますか?これは新しい正誤表ですか?どなたか詳細をお持ちの方はいらっしゃいますか?
ありがとうございます。
はい、メモリのデータシートを見ましたが、その通りだと思います。
ご協力いただきありがとうございます。
こんにちはローランド、
CKE0関連のタイミング要件は厳しくないので、レイアウトには重要ではないと思います。
同意しますか?
ありがとうリン!
もう 1 つの問題は、フリースケールのリファレンス プラットフォームである CKE0 が、そのグループ内の他のネットよりも短く、チューニングされていないように見えることです。なぜかアイデアはありますか?
Hi Rowlan,
コメントありがとうございます!
バグですので、修正して更新しました。
Excelでは、すべてのL0はゼロである必要があります。
このチェック リストをデザインに使用しようとしましたが、[MX6 DRAM Bus Length Check] タブのデータ バスに [MX6 DRAM Bus Length Check] タブのデータ バスDRAM_D48 から DRAM_D63 までの L0 値が 300 を超える値で埋められているため、エラーになります。他のすべてのピンが0に設定されていることを考えると、これは多いように思われます。 スプレッドシートの L0 値は正しく設定されていますか?レイアウトは、フリースケールのリファレンス・プラットフォームとほぼ同じです。
これは、 IMX6DQ6SDLHDG と当社のサポート経験に基づく要約です。
お客様がご利用いただくのに便利です!
フリースケールの Web サイトに掲載されている公式の H/W Developers Guide を使用してください - IMX6DQ6SDLHDG は "User Guides" サブディレクトリにあります。
http://www.freescale.com/webapp/sps/site/prod_summary.jsp?code=i.MX6Q&fpsp=1&tab=Documentation_Tab