Xilinx Artix7 と組み合わせて、最小限の i.MX 8M Mini/Nano デザインの回路図を完成させようとしています。残念ながら、高速 PCB デザインについては知識はありますが、DDRx メモリを扱ったことはありません。
SO far、私はデータシート、リファレンス・マニュアル、HW デザイン ガイド、そしてさらに重要な i.MX8 開発ボードの入手可能なすべての回路図から HW 情報を収集してきました。当社のこの PCB は、i.MX 8M Mini と Nano の両方をサポートするはずです。
私たちは、提供されるサポート ソフトウェア [uBoot/Linux] がすぐに使える可能性を最大限に高めるために、できる限りリファレンス デザインに近づけることを選択しました。アイデアとしては、まったく同じ MT40A512M16LY x16 DDR4 デバイスを4 つ使用しますが、それぞれ x32 ビットのランクを 2 つ使用します。ミラーリングが有効になっている PCB の反対側。そして、ここが私が混乱するところです。
AN5097 - DDR4 SDRAM メモリインターフェースのハードウェアおよびレイアウトデザインの考慮事項:
#33 :: アドレス/コマンド バス ルーティングに従って、フライバイ トポロジ内のメモリの各ランクに 1 つのクロック ペアが使用されるようにします。
これを私は次のように解釈します。
=> クロックCK_t+c_AをRank[0]にルートする、ポイントツーポイントの2チップフライバイ
=> クロックCK_t+c_BをRank[1]にルートする（ポイントツーポイント2チップフライバイ）
=> CS0_nをRank[0]にポイントツーポイント2チップフライバイでルーティング
=> CS1_nをRank[1]にルート、ポイントツーポイント2チップフライバイ
さて、DDR4のチャネル[A/B]とランク[0/1]の命名規則が混乱しているように見えますが、私は次のように考えています。
• CKE0は CK_t+c_A に適用されるため、 Rank[0] 、ポイントツー ポイント の 2チップフライバイ に配線する必要がありますか ？
• CKE1は CK_t+c_B に適用されるため、 Rank[1] 、ポイントツー ポイント の 2チップフライバイ に配線する必要がありますか ？
また、私は 3D スタック DDR4 SDRAM デバイス の チップ ID (Cx) ダイ セレクトには多少不安を感じています。i.MX 8M Mini/Nano には 2 つしかありませんが、これらはC0 (DRAM_AC03) とC2 (DRAM_AC32) とラベリングされており、 C1 はありません。
私の推測では、「 i.MX 8M Mini ハードウェア開発者ガイド」の「表 20: DDR3L/LPDDR4/DDR4 コネクティビティ」で、DRAM_AC22 の C1 ラベルが欠落しているか、そうでなければ C2 ラベルは実際には C1 になるはずです。
( JEDEC JESD79-4B によれば、デュアルダイ パッケージで使用される CS1_n は、SDRAM 側の 3D スタック ダイ パッケージの CASE の C1 の役割を担います。i.MX 8M CPU側でもCASEでしょうか？こうすると、3D スタック ダイスと引き換えに、2 番目のランクを失うことになるのは明らかです。
やあ、gierfrs
この問題に関する参考資料や事例はありますか?
ご協力いただければ幸いです。
私も同じ問題に直面しています。
手伝ってもらえますか？
よろしくお願いいたします。
マライン
こんにちは、
コメントを直接お送りしました。
よろしくお願いいたします。
Yuri.