Intended for FEKT VUT Brno Cíle práce Navrhnout, realizovat a ověřit hardwarové řešení, které umožní připojit jednu ladicí jednotku k více cílovým MCU přes JTAGrozhraní, s důrazem na elektrickou kompatibilitu (VTREF), integritu signálů a minimalizaci rušení při přepínání. Motivace a kontext V laboratorní i průmyslové praxi vzniká potřeba ladit a programovat více cílových desek/MCU s omezeným počtem drahých ladicíchsond. Úkolem je vytvořit multiplexor/debug switch, který umožní bezpečné a opakovatelné přepínání JTAG mezi několika cíli přizachování požadavků rozhraní definovaných pro debug kabely a ARM JTAG specifikaci používanou nástroji Lauterbach. Zadání Rešerše a analýza požadavků Proveďte rešerši řešení pro JTAG switching/multiplexing: analogové spínače/multiplexery, bufferové oddělovače (tri‑state),relé a jejich vhodnost pro JTAG signály. Shrňte požadavky na JTAG rozhraní z pohledu debug kabelu: signály, směr přenosu, role VTREF/VTARGET, resetování,volitelné RTCK/adaptivní clocking a doporučení návrhu cílového rozhraní. Specifikace systému Definujte požadavky systému pro 4 cílové MCU porty a jeden vstup z debuggeru. Stanovte minimální a doporučené provozní parametry: JTAG TCK ≥ 10 MHz (minimální garantovaná rychlost), cílovénapěťové domény dle VTREF, maximální doporučené délky kabeláže a topologii připojení. Návrh hardware (multiplexor) Navrhněte zapojení pro JTAG signály minimálně: TCK, TMS, TDI, TDO, nTRST (volitelně), nSRST (doporučeno), VTREF,GND. Navrhněte přepínání tak, aby: signály směrem do cíle (TCK/TMS/TDI/Reset) byly připojeny pouze na vybraný port, signálTDO (cílový → debugger) byl bezpečně vybrán pouze z aktivního portu (zamezení konfliktu výstupních driverů). Vyřešte VTREF tak, aby debugger vždy viděl VTREF pouze z aktivního cíle a nemohlo dojít k zpětnému napájeníneaktivních cílů přes signály/debug kabel. Zahrňte ochranné a SI prvky: ESD ochrany, sériové rezistory na hranově citlivých signálech (zejm. TCK), případněpull‑up/down dle doporučení pro stabilní chování při odpojeném cíli. Návrh a realizace DPS Navrhněte a realizujte DPS. V návrhu dodržte doporučení pro layout JTAG rozhraní (zemní reference, minimalizace smyček, krátké vedení kritickýchsignálů, rozumné umístění konektorů). Řízení přepínání (volba cíle) Navrhněte volbu cíle minimálně pomocí sběrnice I2C nebo SPI s visualní indikací. Definujte bezpečnou přepínací sekvenci (doporučeně: deaktivace hodin/udržení resetu → přepnutí → uvolnění resetu), aby přepnutí nevyvolalo nekonzistentní stav TAP nebo nechtěné pulzy na TCK/TMS. Ověření funkce a měření Ověřte funkčnost ladění pomocí TRACE32 na min. 2 různých cílových deskách/MCU (nebo 2 konfiguracích). Ověřtestabilní komunikaci při TCK = 10 MHz (a doporučeně otestujte vyšší hodnoty do limitu návrhu). Požadavky na časování adoporučení pro JTAG rozhraní jsou popsány ve specifikaci (DC/AC charakteristiky, hot‑plug). Proveďte měření signálové integrity (oscilloskop): TCK overshoot/undershoot, rise/fall, ringing při různých délkáchkabeláže a při přepínání portů. Otestujte robustnost: přepnutí mezi cíli se zapnutým i vypnutým cílem, stav, kdy neaktivní cíle jsou bez napájení, chování při odpojeném konektoru cíle. (Hot‑plug doporučení a bezpečné chování rozhraní jsou relevantní.) Vyhodnocení a dokumentace Vyhodnoťte dosažené parametry, limity a návrhová rozhodnutí. Zpracujte dokumentaci: schéma, PCB, BOM, postup použití, výsledky měření, doporučení pro praxi. Akceptační kritéria (měřitelná) Výsledné zařízení bude považováno za splněné, pokud: - Umožní přepínat 1× debugger → 4× cílový JTAG port bez nutnosti přepojování kabeláže. - Bude prokázána funkční debug komunikace s alespoň dvěma cíli při TCK ≥ 10 MHz (např. stabilní attach, čtení registrů,breakpoint/step, flash operace dle možností cíle). JTAG rozhraní a jeho časování je specifikováno v Lauterbach dokumentacipro ARM JTAG/target interface. - VTREF bude připojen výhradně z aktivního portu a bude zabráněno zpětnému napájení neaktivních cílů přes debug linky, vsouladu s doporučeními pro cílový návrh a hot‑plug scénáře. - Přepnutí portu nebude generovat nechtěné pulzy na TCK/TMS, které by vedly k chybě komunikace (bude popsána a ověřenapřepínací sekvence). Doporučené zdroje (primární) [1] Lauterbach – Arm JTAG Interface Specifications (app_arm_jtag.pdf): signály, DC/AC charakteristiky, časování, doporučení prolayout, RTCK, hot‑plug. PDF [2] Lauterbach – Arm Debug and Trace Interface Specification (app_arm_target_interface.pdf): debug konektory, JTAG/SWD/cJTAG,DC/AC charakteristiky, doporučení návrhu cílového rozhraní, reset, hot‑plug. PDF Externí vedoucí: Ing. Michal Fuchs, Ph.D. (NXP Semiconductors) Objectives Design, implement, and verify a hardware solution that enables connecting a single debug probe to multiple target MCUs via theJTAG interface, with emphasis on electrical compatibility (VTREF), signal integrity, and minimization of disturbances duringswitching. Motivation and Context In both laboratory and industrial practice, there is a need to debug and program multiple target boards/MCUs with a limited numberof expensive debug probes. The objective is to create a multiplexer/debug switch that allows safe and repeatable switching of JTAGsignals among several targets while preserving interface requirements defined for debug cables and the ARM JTAG specificationused by Lauterbach tools. Assignment Survey and Requirements Analysis Conduct a survey of solutions for JTAG switching/multiplexing: analog switches/multiplexers, buffer-based isolation (tri-state), relays,and their suitability for JTAG signals. Summarize JTAG interface requirements from the perspective of the debug cable: signal types, direction, the role ofVTREF/VTARGET, reset handling, optional RTCK/adaptive clocking, and target interface design recommendations. System Specification Define system requirements for 4 target MCU ports and one debugger input. Specify minimum and recommended operating parameters: JTAG TCK ≥ 10 MHz (minimum guaranteed frequency), target voltagedomains according to VTREF, maximum recommended cable lengths, and connection topology. Hardware Design (Multiplexer) Design the circuitry for at least the following JTAG signals: TCK, TMS, TDI, TDO, nTRST (optional), nSRST (recommended),VTREF, GND. Design the switching so that: Signals driven toward the target (TCK/TMS/TDI/Reset) are connected only to the selected port. The TDO signal (target → debugger) is safely selected only from the active port to prevent output driver contention. Solve VTREF handling such that the debugger always sees VTREF only from the active target and back‑powering of inactive targetsthrough signals or the debug cable is prevented. Include protection and signal‑integrity elements: ESD protection, series resistors on edge‑sensitive signals (especially TCK), andoptional pull‑up/down resistors as recommended to ensure stable behavior when a target is disconnected. PCB Design and Implementation Design and manufacture a PCB. Follow layout recommendations for the JTAG interface: solid ground reference, minimization of loops, short routing of critical signals,and sensible connector placement. Switching Control (Target Selection) Design target selection at minimum via an I2C or SPI interface, including visual indication. Define a safe switching sequence (recommended: disable clocks / hold reset → switch → release reset) to avoid inconsistent TAPstates or unintended pulses on TCK/TMS during switching. Functional Verification and Measurements Verify debugging functionality using TRACE32 on at least two different target boards/MCUs (or two configurations). Verify stablecommunication at TCK = 10 MHz (and optionally test higher frequencies up to the design limit). Timing requirements andrecommendations for the JTAG interface are described in the specification (DC/AC characteristics, hot‑plug). Perform signal integrity measurements (oscilloscope): TCK overshoot/undershoot, rise/fall times, ringing for various cable lengthsand during port switching. Test robustness: Switching between targets with both powered and unpowered targets, Situations where inactive targets are not powered, Behavior with disconnected target connectors (Hot‑plug recommendations and safe interface behavior are relevant.) Evaluation and Documentation Evaluate achieved parameters, limitations, and design decisions. Prepare documentation: schematic, PCB, BOM, usage procedure, measurement results, and practical recommendations. Acceptance Criteria (Measurable) The resulting device will be considered complete if it: - Allows switching 1× debugger → 4× target JTAG ports without reconnecting cables. - Demonstrates functional debug communication with at least two targets at TCK ≥ 10 MHz (e.g., stable attach, register access,breakpoint/step, flash operations according to target capabilities). The JTAG interface and timing are specified in Lauterbachdocumentation for ARM JTAG/target interfaces. - Connects VTREF exclusively from the active port and prevents back‑powering of inactive targets through debug lines, inaccordance with target design recommendations and hot‑plug scenarios. - Does not generate unintended pulses on TCK/TMS during port switching that would lead to communication errors (the switchingsequence must be defined and verified). Recommended Sources (Primary) [1] Lauterbach –Arm JTAG Interface Specifications (app_arm_jtag.pdf): signals, DC/AC characteristics, timing, layoutrecommendations, RTCK, hot‑plug. PDF [2] Lauterbach –Arm Debug and Trace Interface Specification (app_arm_target_interface.pdf): debug connectors,JTAG/SWD/cJTAG, DC/AC characteristics, target interface design recommendations, reset, hot‑plug. PDF (NXP Semiconductors) Language: CZ/SK/EN Leader:  Ing. Michal Fuchs, Ph.D. Contact: University team NXP Semiconductors CZ  Apply by email

Petr Papica