Hi @Johnli
您好！
在ATF中，部分时钟为什么没有定义具体的时钟值，如下图红框中。像这种时钟，系统如何确定最终的时钟值？我跟了下ARM_PLL_VCO的相关寄存器，发现该时钟的大小和允许的最大值相同。
谢谢！
你好，请教个问题，我使用BSP38镜像，启动之后在uboot中使用clk dump查询 llce_can_pe的时钟值，显示为0，我看了一下ATF中的设备树配置并没有发现什么问题。
ATF设备树配置
mc_cgm0: mc_cgm0@40030000 {
compatible = "nxp,s32cc-mc_cgm0";
reg = <0x0 0x40030000 0x0 0x3000>;
assigned-clocks =
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX0>,
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX1>,
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX2>,
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX3>,
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX4>,
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX5>,
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX7>,
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX8>,
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX9>,
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX10>,
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX12>,
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX14>,
<&plat_clks S32GEN1_CLK_MC_CGM0_MUX16>,
<&plat_clks S32GEN1_CLK_XBAR_2X>,
<&plat_clks S32GEN1_CLK_PER>,
<&plat_clks S32GEN1_CLK_FTM0_REF>,
<&plat_clks S32GEN1_CLK_FTM1_REF>,
<&plat_clks S32GEN1_CLK_CAN_PE>,
<&plat_clks S32GEN1_CLK_LIN_BAUD>,
<&plat_clks S32GEN1_CLK_GMAC0_TS>,
<&plat_clks S32GEN1_CLK_SPI>,
<&plat_clks S32GEN1_CLK_SDHC>,
<&plat_clks S32GEN1_CLK_QSPI_2X>;
assigned-clock-parents =
<&plat_clks S32GEN1_CLK_ARM_PLL_DFS1>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI0>,
<&plat_clks S32GEN1_CLK_FXOSC>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI1>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI1>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI1>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI2>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI3>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI4>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI5>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_DFS1>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_DFS3>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI7>;
assigned-clock-rates =
<0>,
<0>,
<0>,
<0>,
<0>,
<0>,
<0>,
<0>,
<0>,
<0>,
<0>,
<0>,
<0>,
<0>,
<80000000>,
<40000000>,
<40000000>,
<40000000>,
<125000000>,
<200000000>,
<100000000>,
<400000000>,
<S32GEN1_QSPI_2X_CLK_FREQ>;
};
periphpll: periphpll@4003c000 {
compatible = "nxp,s32cc-periphpll";
reg = <0x0 0x4003c000 0x0 0x3000>;
assigned-clocks =
<&plat_clks S32GEN1_CLK_PERIPH_PLL_MUX>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_VCO>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI0>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI1>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI2>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI3>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI4>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI5>,
<&plat_clks S32GEN1_CLK_PERIPH_PLL_PHI7>;
assigned-clock-parents =
<&plat_clks S32GEN1_CLK_FXOSC>;
assigned-clock-rates =
<0>,
<S32GEN1_PERIPH_PLL_VCO_FREQ>, <100000000>,
<80000000>, <40000000>,
<125000000>, <200000000>,
<125000000>, <100000000>;
};
accelpll: accelpll@40040000 {
compatible = "nxp,s32cc-accelpll";
reg = <0x0 0x40040000 0x0 0x3000>;
};
