RT1062_uSDHC2-HS200驱动emmc5.0芯片异常

[sunhonglisun]

您好：

现在使用RT1062的uSDHC2驱动emmc5.0芯片（ISSI_IS21ES04G）,使用官方SDK包提供的fsl_mmc的驱动底层；现在VCCQ =1.8V，配置High-speed时没有问题（实际速度49.5MHz；幅值也会有所减小）；使用HS200模式驱动时（VCCQ =1.8V，实际配置为100MHz），引脚配置如下（附件：pin_mux.png）：

emmc参数配置如下：

emmc->hostVoltageWindowVCC = kMMC_VoltageWindows270to360;
emmc->hostVoltageWindowVCCQ = kMMC_VoltageWindow170to195;
emmc->busTiming = kMMC_HighSpeed200Timing;
emmc->busWidth = kMMC_DataBusWidth8bit;

有时会初始化不成功，使用示波器抓了CLK引脚输出的波形，前期初始化波形的幅值为0.1-1.8V左右，示波器截图详见附件：emmc_1.bmp；切换100Mhz后幅值变小了在0.58-1.18V之间，示波器截图详见附件：emmc_100MHz.bmp；同时抓取了CMD和DAT0的波形幅值都在0.1-1.8V（最小值、最大值）；如果将通讯时钟调到198MHz，几乎无法完成emmc初始化，经过对比认为是CLK引脚随着时钟频率升高幅值会继续下降，导致emmc无法完成初始化。

请问是什么原因导致 CLK引脚随着时钟频率升高幅值会继续下降？

[kerryzhou]

Hi sunhongli sun,

  楼主你好！

刚才我们论坛外也有些许问题的简单沟通。

大致总结是这样：

1. clk 99MHZ通信成功， 198Mhz失败

2. 176MHZ 也失败

3. CLK频率越高，低电平被太高，怀疑是这个电平被太高之后导致通信失败

4. CLK DATA两根线硬件使用同样的阻抗和走线，但是DATA电平信号正常。

5. 硬件走线50欧阻抗，引脚配置52阻抗

6. 跑198M， data 读写0XAA， data速率99M或者， 波形没有99Mhz clk信号那么差。

那么现在，楼主是否可以再提供如下几种波形：

1. CLK 99MHZ 波形

2. data 99Mhz, 也就是CLK 198Mhz， 这个示波器波形界面配置和CLK 99MHZ波形一样。好让我看到同样99MHz CLK 和DATA差异。

3. 198Mhz CLK的波形也给我放大版的，能看到具体幅度与频率那种。

另外，你有没有测试上100Mhz，最大能够初始化完成的频率？

100MHZ你那边是否能够成功？

我不知道你的示波器探头，是否会有高频抓取有干扰的情况？

Have a great day,
Kerry

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[sunhonglisun]

实际硬件走线已经做了50欧姆的阻抗匹配。