我的PWM6连接到了JTAG_TDI,PWM8连接到了JTAG_TRST，I2C1连接到了UART4，I2C2连接到了UART5，逻辑分析仪中A0A1是I2C1，A2A3是I2C2，A4A5是PWM68，其中，I2C我没有启动，只启动了PWM，但是pwm还是没有输出任何信号。
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My PWM6 is connected to JTAG_ TDI, PWM8 connected to JTAG_ TRST, I2C1 connected to UART4, I2C2 connected to UART5, A0A1 in the logic analyzer is I2C1, A2A3 is I2C2, and A4A5 is PWM68. Among them, I2C was not started, only PWM was started, but PWM still did not output any signal.
Here is my clock configuration code:
void BOARD_BootClockRUN(void)
{
clock_arm_pll_config_t g_ccmConfigArmPll_792M = {.loopDivider = 66U};
g_ccmConfigArmPll_792M.loopDivider = 66U;
//启用外部晶振
CLOCK_SetXtalFreq(24000000U);
CLOCK_SetRtcXtalFreq(32768U);
//设置内核时钟频率
CLOCK_InitArmPll(&g_ccmConfigArmPll_792M); /* Configure ARM PLL to 792M */
CLOCK_SetMux(kCLOCK_Pll1SwMux, 0); /* Now CPU runs again on ARM PLL*/
CLOCK_SetDiv(kCLOCK_ArmDiv, 0); /* Configure ARM clock root with divide 1 */
//CCM寄存器时钟全部使能
CCM->CCGR0 = 0xFFFFFFFFU;
CCM->CCGR1 = 0xFFFFFFFFU;
CCM->CCGR2 = 0xFFFFFFFFU;
CCM->CCGR3 = 0xFFFFFFFFU;
CCM->CCGR4 = 0xFFFFFFFFU;
CCM->CCGR5 = 0xFFFFFFFFU;
//关闭时钟总线
CLOCK_DeinitUsb2Pll();
CLOCK_DeinitAudioPll();
CLOCK_DeinitVideoPll();
CLOCK_DeinitEnetPll();
//CCSR寄存器
//CLOCK_SetMux(kCLOCK_StepMux, 1); /* 转换arm频率时用，0=osc_clk (24M), 1=secondary_clk */
//CLOCK_SetMux(kCLOCK_SecMux, 0); /* secondary_clk选择，0=PLL2 PFD2 (400 M)，1=PLL2 (528 M) */
//CLOCK_SetMux(kCLOCK_Pll1SwMux, 0); /* pll1_sw_clk选择，0=pll1_main_clk，1=step_clk */
//CLOCK_SetMux(kCLOCK_Pll3SwMux, 0); /* pll3_sw_clk选择，0=pll3_main_clk，1=pll3 bypass clock */
//CBCDR寄存器
CLOCK_SetDiv(kCLOCK_PeriphClk2Div, 0); /* periph_clk2分频系数，3位 */
CLOCK_SetMux(kCLOCK_Periph2Mux, 0); /* peripheral2 main clock,(source of mmdc_clk_root).0=PLL2 (pll2_main_clk),1=derive clock from periph2_clk2_clk clock source */
CLOCK_SetMux(kCLOCK_PeriphMux, 0); /* peripheral main clock.0=PLL2 (pll2_main_clk),1=derive clock from periph2_clk2_clk clock source */
CLOCK_SetDiv(kCLOCK_AxiDiv, 1); /* Axi分频系数，3位 */
CLOCK_SetDiv(kCLOCK_AhbDiv, 3); /* ahb分频系数，3位 */
CLOCK_SetDiv(kCLOCK_IpgDiv, 1); /* ipg分频系数，2位 */
CLOCK_SetMux(kCLOCK_AxiAltMux, 0); /* AXI alternative clock.0=PLL2 PFD2 ,1=PLL3 PFD1 */
CLOCK_SetMux(kCLOCK_AxiMux, 0); /* AXI clock source.0=Periph_clk,1=AXI alternative clock */
CLOCK_SetDiv(kCLOCK_FabricMmdcDiv, 1); /* fabric / mmdc clock分频系数，3位 */
CLOCK_SetDiv(kCLOCK_Periph2Clk2Div, 1); /* periph2_clk2分频系数，3位 */
//CBCMR寄存器
CLOCK_SetDiv(kCLOCK_Lcdif1Div, 0); /* ledif分频系数，3位 */ //lcd分频系数为0，最终频率为216.666Mhz，最终75帧，实测61帧左右
CLOCK_SetMux(kCLOCK_PrePeriph2Mux, 0); /* pre_periph2 clock.0=PLL2 ,1=PLL2 PFD2,2=PLL2 PFD0,3= PLL4 */
CLOCK_SetMux(kCLOCK_Periph2Clk2Mux, 0); /* periph2_clk2.0= pll3_sw_clk ,1=OSC */
CLOCK_SetMux(kCLOCK_PrePeriphMux, 1); /* pre_periph clock.0=PLL2 ,1=PLL2 PFD2,2=PLL2 PFD0,3= divided (/2) PLL2 PFD2 */
CLOCK_SetMux(kCLOCK_PeriphClk2Mux, 0); /* periph_clk2 clock.0=pll3_sw_clk ,1=osc_clk (pll1_ref_clk),2= pll2_bypass_clk */
//CSCMR1寄存器
CLOCK_SetMux(kCLOCK_EimSlowMux, 0); /* aclk_eim_slow root clock.0=AXI ,1=pll3_sw_clk,2= PLL2 PFD2,3=PLL3 PFD0 */
CLOCK_SetDiv(kCLOCK_Qspi1Div, 1); /* QSPI1分频系数，3位 */
CLOCK_SetDiv(kCLOCK_EimSlowDiv, 1); /* EimSlow分频系数，3位 */
CLOCK_SetMux(kCLOCK_GpmiMux, 0); /* gpmi clock.0=PLL2 PFD2 ,1=PLL2 PFD0 */
CLOCK_SetMux(kCLOCK_BchMux, 0); /* bch clock.0=PLL2 PFD2 ,1=PLL2 PFD0 */
CLOCK_SetMux(kCLOCK_Usdhc2Mux, 0); /* usdhc2 clock.0=PLL2 PFD2 ,1=PLL2 PFD0 */
CLOCK_SetMux(kCLOCK_Usdhc1Mux, 0); /* usdhc1 clock.0=PLL2 PFD2 ,1=PLL2 PFD0 */
CLOCK_SetMux(kCLOCK_Sai3Mux, 0); /* sai3 clock.0=PLL3 PFD2,1=PLL5，2=PLL4 */
CLOCK_SetMux(kCLOCK_Sai2Mux, 0); /* sai2 clock.0=PLL3 PFD2,1=PLL5，2=PLL4 */
CLOCK_SetMux(kCLOCK_Sai1Mux, 0); /* sai1 clock.0=PLL3 PFD2,1=PLL5，2=PLL4 */
CLOCK_SetMux(kCLOCK_Qspi1Mux, 1); /* 0=PLL3，1=PLL2 PFD0，2=PLL2 PFD2，3=PLL2，4=PLL3 PFD3，5=PLL3 PFD2 */
CLOCK_SetMux(kCLOCK_PerclkMux, 0); /* perclk clock，0=ipg clk root，1=osc_clk */
CLOCK_SetDiv(kCLOCK_PerclkDiv, 0); /* Perclk分频系数，6位 */
//CSCMR2寄存器
CLOCK_SetMux(kCLOCK_EsaiMux, 3); /* ESAI clock.0=PLL4 divided clock ,1=PLL3 PFD2 clock,2=PLL5 clock,3=pll3_sw_clk */
CLOCK_SetDiv(kCLOCK_LdbDi1Div, 1); /* ldb分频系数，1位,0=3.5,1=7 */
CLOCK_SetDiv(kCLOCK_LdbDi0Div, 1); /* ldb分频系数，1位,0=3.5,1=7 */
CLOCK_SetMux(kCLOCK_CanMux, 3); /* FlexCAN clock.0=pll3_sw_clk divided clock (60M),1=osc_clk (24M),2=pll3_sw_clk divided clock (80M),3=Disable FlexCAN clock */
CLOCK_SetDiv(kCLOCK_CanDiv, 0);/* FlexCAN分频系数，6位 */
//CSCDR1寄存器
CLOCK_SetDiv(kCLOCK_GpmiDiv, 1);/* gpmi clock分频系数，3位 */
CLOCK_SetDiv(kCLOCK_BchDiv, 1);/* bch clock分频系数，3位 */
CLOCK_SetDiv(kCLOCK_Usdhc2Div, 1);/* usdhc2 分频系数，3位 */
CLOCK_SetDiv(kCLOCK_Usdhc1Div, 1);/* usdhc1 频系数，3位 */
CLOCK_SetMux(kCLOCK_UartMux, 0);/* UART clock，0=pll3_80m，1=osc_clk */
CLOCK_SetDiv(kCLOCK_UartDiv, 0);/* UART clock 频系数，3位 */
//CS1CDR寄存器
CLOCK_SetDiv(kCLOCK_EsaiDiv, 7);/* ESAI clock分频系数，3位 */
CLOCK_SetDiv(kCLOCK_Sai3PreDiv, 3);/* sai3 clock pred 分频系数，3位 */
CLOCK_SetDiv(kCLOCK_Sai3Div, 1);/* sai3 clock podf 分频系数，6位 */
CLOCK_SetDiv(kCLOCK_EsaiPreDiv, 1);/* ESAI clock pred 分频系数，3位 */
CLOCK_SetDiv(kCLOCK_Sai1PreDiv, 3);/* sai1 clock pred 分频系数，3位 */
CLOCK_SetDiv(kCLOCK_Sai1Div, 1);/* sai1 clock podf 分频系数，6位 */
//CS2CDR寄存器
CLOCK_SetDiv(kCLOCK_EnfcDiv, 0);/* enfc clock 分频系数，6位 */
CLOCK_SetDiv(kCLOCK_EnfcPreDiv, 0);/* sai1 clock podf 分频系数，3位 */
CLOCK_SetMux(kCLOCK_EnfcMux, 6);/* enfc clock，0=PLL2 PFD0，1=PLL2,2=pll3_sw_clk,3=PLL2 PFD2,4=PLL3 PFD3,6=PLL3 PFD3 */
CLOCK_SetMux(kCLOCK_LdbDi0Mux, 3);/* ldb_di0 clock，0=PLL5 clock，1=PLL2 PFD0,2=PLL2 PFD2,3=PLL2 PFD3,4=PLL2 PFD1,5=PLL3 PFD3 */
CLOCK_SetDiv(kCLOCK_Sai2PreDiv, 3);/* sai2 clock pred 分频系数，3位 */
CLOCK_SetDiv(kCLOCK_Sai2Div, 1);/* sai2 clock podf 分频系数，6位 */
//CDCDR寄存器
CLOCK_SetDiv(kCLOCK_Spdif0PreDiv, 1);/* spdif0 clock pred 分频系数，3位 */
CLOCK_SetDiv(kCLOCK_Spdif0Div, 7);/* spdif0 clock podf 分频系数，3位 */
CLOCK_SetMux(kCLOCK_SpdifMux, 3);/* spdif0 clock，0=PLL4，1=PLL3 PFD2,2=PLL5,3=pll3_sw_clk */
//CHSCCDR寄存器
CLOCK_SetMux(kCLOCK_EpdcPreMux, 5);/* EPDC root clock pre-multiplexer，0=PLL2, 1=PLL3_SW_CLK, 2=PLL5, 3=PLL2 PFD0， 4=PLL2 PFD2， 5=PLL3 PFD2 */
CLOCK_SetDiv(kCLOCK_EpdcDiv, 1);/* EPDC clock 分频系数，3位 */
CLOCK_SetMux(kCLOCK_EpdcMux, 0);/* EPDC root clock，0=pre-muxed EPDC clock, 1=ipp_di0_clk, 2=ipp_di1_clk, 3=ldb_di0_clk， 4=ldb_di1_clk */
//CSCDR2寄存器
CLOCK_SetDiv(kCLOCK_EcspiDiv, 0);/* ecspi clock podf 分频系数，6位 */
CLOCK_SetMux(kCLOCK_EcspiMux, 0);/* ECSPI clock multiplexor，0=pll3_60m, 1=osc_clk */
CLOCK_SetMux(kCLOCK_Lcdif1PreMux, 2);/* r lcdif1 root clock pre-multiplexer，0=pre-PLL2, 1=PLL3 PFD3, 2=PLL5, 3=PLL2 PFD0, 4=PLL2 PFD1, 5=PLL3 PFD1 */
CLOCK_SetDiv(kCLOCK_Lcdif1PreDiv, 2);/* lcdif1 clock 分频系数，3位 */
CLOCK_SetMux(kCLOCK_Lcdif1Mux, 0);/* LCDIF1 root clock multiplexer，0=divided pre-muxed LCDIF1 clock, 1=ipp_di0_clk, 2=ipp_di1_clk, 3=ldb_di0_clk, 4=ldb_di1_clk */
//CSCDR3寄存器
CLOCK_SetDiv(kCLOCK_CsiDiv, 1);/* csi_mclk 分频系数，3位 */
CLOCK_SetMux(kCLOCK_CsiMux, 0); /* csi_mclk multiplexer, 0=osc_clk (24M), 1=PLL2 PFD2, 2=pll3_120M, 4=PLL3 PFD1 */
/* Update core clock */
SystemCoreClockUpdate();
}
I don't know what registers have not been set?
