您好,
我们现在IMX6Q芯片与FPGA的PCIE进行通信,需先将FPGA芯片复位,再复位IMX6Q才可以建链,如再次复位IMX6Q,则无法建链,测量CLK1_N和CLK1_P管脚,只有在复位后大概有1S的时间有100Mhz的时钟信号,然后就一直为低电平,请问是否可以让这两个管脚一直输出100Mhz的差分时钟信号?
谢谢!
Hello Steven,
关于时钟的调整或者配置,你可以使用clk_set_rate(),clk_prepare(),clk_enable()等函数在内核中为你的需要配置好。默认情况下CLK1_N/P会输出100MHz做为PCIe GEN2 时钟来使用。这个时钟的配置应该和ENET时钟有关,因为ENET时钟也使用了100MHz。 具体的配置过程,你需要参考Reference Manual中的clock tree来重新为您的需求进行配置。
另外,24MHZ的时钟,有2个位置可以从CPU PAD输出出来,一个是CLKO1 & CLKO2,你也可以使用这2个脚。
Regards
Weidong