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  <channel>
    <title>topic Re: t1042 DDR3 memory lose data in QorIQ</title>
    <link>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055030#M9323</link>
    <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;Following DDR3 setup is used on our development board with the same DIMMlike you use, please try it:&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp; # DDR Controller Setup&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_CFG&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8110] = 0x67044000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_CS0_BNDS&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8000] = 0x000000ff&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_CS1_BNDS&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8008] = 0x000000ff&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_CS0_CONFIG&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8080] = 0x80044302&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_CS1_CONFIG&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8084] = 0x80004302&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_CS0_CONFIG_2&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x80c0] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_CS1_CONFIG_2 &amp;nbsp;&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x80c4] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_TIMING_CFG_3&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8100] = 0x01071000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_TIMING_CFG_0&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8104] = 0x5011000C&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_TIMING_CFG_1&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8108] = 0xbcb58c56&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_TIMING_CFG_2&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x810C] = 0x0040c158&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_CFG_2&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8114] = 0x00401111&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8118] = 0x00441c70&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_2&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x811C] = 0x00980000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_3&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8200] = 0x00001c70&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_4&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8204] = 0x00980000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_5&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8208] = 0x00001c70&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_6&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x820C] = 0x00000000 &amp;nbsp;&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_7&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8210] = 0x00001c70 &lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_8&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8214] = 0x00000000 &lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MD_CNTL&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8120] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_INTERVAL&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8124] = 0x0c300100&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_DATA_INIT&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8128] = 0xdeadbeef&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_CLK_CNTL&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8130] = 0x02000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_INIT_ADDR&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8148] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_INIT_EXT_ADDRESS&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x814C] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_TIMING_CFG_4&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8160] = 0x00000001&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_TIMING_CFG_5&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8164] = 0x04401400&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_ZQ_CNTL&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8170] = 0x89080600&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_WRLVL_CNTL&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8174] = 0xc675f607&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SR_CNTR&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x817c] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_WRLVL_CNTL_2&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8190] = 0x0808090b&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_WRLVL_CNTL_3&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8194] = 0x0c0d0e0a&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_DDRCDR_1&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8b28] = 0x80000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_DDRCDR_2&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8b2c] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_ERR_DISABLE - DISABLE&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8e44] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_ERR_SBE&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8e58] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# delay before enable&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;wait 500&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_CFG&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8110] = 0xe7044000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# wait for DRAM data initialization&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;wait 1500&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Regards,&lt;/P&gt;&lt;P&gt;Bulat&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
    <pubDate>Thu, 02 Jul 2020 06:57:15 GMT</pubDate>
    <dc:creator>Bulat</dc:creator>
    <dc:date>2020-07-02T06:57:15Z</dc:date>
    <item>
      <title>t1042 DDR3 memory lose data</title>
      <link>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055029#M9322</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;I have t1042 custom board. i use QCVS to check initialization data, and calibarate memory. it passed all memory&amp;nbsp;write-read tests. But when i start dubugger memory does not work. I see my custom DEADBEE5 initial data in memory monitor, but when i write FFFFFFFF&amp;nbsp; &amp;nbsp;most of cell becomes 00000000.&amp;nbsp; and i cant run any application from RAM. i have&amp;nbsp;several of MT18KSF51272HZ-1G6K2ZF SO-DIMM module the same behavior.&lt;span class="lia-inline-image-display-wrapper" image-alt="pastedImage_2.png"&gt;&lt;img src="https://community.nxp.com/t5/image/serverpage/image-id/114383iBE43D9B9B1A77F18/image-size/large?v=v2&amp;amp;px=999" role="button" title="pastedImage_2.png" alt="pastedImage_2.png" /&gt;&lt;/span&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;###############################################################################&lt;/SPAN&gt;&lt;BR /&gt;&lt;SPAN style="font-size: 11px;"&gt;## Target initialization file - DDR controller 1 section #&lt;/SPAN&gt;&lt;BR /&gt;&lt;SPAN style="font-size: 11px;"&gt;##&lt;/SPAN&gt;&lt;BR /&gt;&lt;SPAN style="font-size: 11px;"&gt;## Copyright : 2016 NXP, Inc. All Rights Reserved.&lt;/SPAN&gt;&lt;BR /&gt;&lt;SPAN style="font-size: 11px;"&gt;## SOURCE DISTRIBUTION PERMISSIBLE as directed in End User License Agreement.&lt;/SPAN&gt;&lt;BR /&gt;&lt;SPAN style="font-size: 11px;"&gt;##&lt;/SPAN&gt;&lt;BR /&gt;&lt;SPAN style="font-size: 11px;"&gt;## http : &lt;A href="https://community.nxp.com/www.nxp.com" target="test_blank"&gt;www.nxp.com&lt;/A&gt;&lt;/SPAN&gt;&lt;BR /&gt;&lt;SPAN style="font-size: 11px;"&gt;## mail : support@nxp.com&lt;/SPAN&gt;&lt;BR /&gt;&lt;SPAN style="font-size: 11px;"&gt;################################################################################&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;BR /&gt;&lt;SPAN style="font-size: 11px;"&gt;proc value_of {x} {&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;return $x&lt;/SPAN&gt;&lt;BR /&gt;&lt;SPAN style="font-size: 11px;"&gt;}&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR Controller 1 Registers&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_CFG&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008110 = [value_of 0x67200000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# CS0_BNDS&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008000 = [value_of 0x7F]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# CS1_BNDS&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008008 = [value_of 0x0100017F]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# CS2_BNDS&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008010 = [value_of 0x018001BF]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# CS3_BNDS&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008018 = [value_of 0x01C001FF]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# CS0_CONFIG&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008080 = [value_of 0x80004302]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# CS1_CONFIG&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008084 = [value_of 0x80044302]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# CS2_CONFIG&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008088 = [value_of 0x00010202]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# CS3_CONFIG&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE00808C = [value_of 0x00010202]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# CS0_CONFIG_2&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE0080C0 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# CS1_CONFIG_2&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE0080C4 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# CS2_CONFIG_2&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE0080C8 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# CS3_CONFIG_2&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE0080CC = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# TIMING_CFG_3&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008100 = [value_of 0x01071000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# TIMING_CFG_0&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008104 = [value_of 0x8055000C]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# TIMING_CFG_1&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008108 = [value_of 0xBCB48C57]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# TIMING_CFG_2&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE00810C = [value_of 0x00411118]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_CFG_2&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008114 = [value_of 0x00401050]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008118 = [value_of 0x00441A71]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_2&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE00811C = [value_of 0x00180000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_2&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE00811C = [value_of 0x00180000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_2&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE00811C = [value_of 0x00180000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_3&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008200 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_4&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008204 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_5&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008208 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_6&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE00820C = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_7&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008210 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_8&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008214 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MD_CNTL&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008120 = [value_of 0x00000000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_INTERVAL&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008124 = [value_of 0x18600618]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_DATA_INIT&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008128 = [value_of 0xDEADBEE5]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_CLK_CNTL&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008130 = [value_of 0x02000000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_INIT_ADDR&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008148 = [value_of 0x00000000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_INIT_EXT_ADDR&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE00814C = [value_of 0x00000000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# TIMING_CFG_4&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008160 = [value_of 0x00220001]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# TIMING_CFG_5&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008164 = [value_of 0x04401400]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_ZQ_CNTL&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008170 = [value_of 0x89080600]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_WRLVL_CNTL&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008174 = [value_of 0x8655F605]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SR_CNTR&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE00817C = [value_of 0x00000000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_WRLVL_CNTL_2&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008190 = [value_of 0x0609050F]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_WRLVL_CNTL_3&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008194 = [value_of 0x0B0D0B0A]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_ERR_DISABLE&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008E44 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_ERR_INT_EN&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008E48 = [value_of 0x1D]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_ERR_SBE&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008E58 = [value_of 0x00010000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDRCDR_1&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008B28 = [value_of 0x80040000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDRCDR_2&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008B2C = [value_of 0x01]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_CFG_3&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008260 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# TIMING_CFG_6&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008168 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# TIMING_CFG_7&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE00816C = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# TIMING_CFG_8&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008250 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DESKEW_CNTL&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE0082A0 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;# DQ_MAP0&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008400 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DQ_MAP1&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008404 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DQ_MAP2&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008408= [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DQ_MAP3&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008400 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_9&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008220 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_10&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008224 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_11&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008228 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_12&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE00822C = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_13&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008230 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_14&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008234 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_15&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008238 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_MODE_16&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE00823C = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_RCW_3&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE0081A0 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_RCW_4&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE0081A4 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_RCW_5&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE0081A8 = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# DDR_SDRAM_RCW_6&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE0081AC = [value_of 0x00]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;#Delay before enable&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;wait 500&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;#DDR_SDRAM_CFG&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;mem i:0xFE008110 = [value_of 0xE7200000]&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="font-size: 11px;"&gt;# wait for DRAM data initialization&lt;/SPAN&gt;&lt;BR /&gt; &lt;SPAN style="font-size: 11px;"&gt;wait 1000&lt;/SPAN&gt;&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Thu, 02 Jul 2020 05:05:41 GMT</pubDate>
      <guid>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055029#M9322</guid>
      <dc:creator>uvmbox</dc:creator>
      <dc:date>2020-07-02T05:05:41Z</dc:date>
    </item>
    <item>
      <title>Re: t1042 DDR3 memory lose data</title>
      <link>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055030#M9323</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;Following DDR3 setup is used on our development board with the same DIMMlike you use, please try it:&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp; # DDR Controller Setup&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_CFG&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8110] = 0x67044000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_CS0_BNDS&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8000] = 0x000000ff&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_CS1_BNDS&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8008] = 0x000000ff&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_CS0_CONFIG&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8080] = 0x80044302&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_CS1_CONFIG&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8084] = 0x80004302&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_CS0_CONFIG_2&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x80c0] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_CS1_CONFIG_2 &amp;nbsp;&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x80c4] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_TIMING_CFG_3&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8100] = 0x01071000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_TIMING_CFG_0&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8104] = 0x5011000C&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_TIMING_CFG_1&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8108] = 0xbcb58c56&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_TIMING_CFG_2&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x810C] = 0x0040c158&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_CFG_2&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8114] = 0x00401111&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8118] = 0x00441c70&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_2&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x811C] = 0x00980000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_3&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8200] = 0x00001c70&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_4&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8204] = 0x00980000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_5&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8208] = 0x00001c70&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_6&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x820C] = 0x00000000 &amp;nbsp;&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_7&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8210] = 0x00001c70 &lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MODE_8&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8214] = 0x00000000 &lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_MD_CNTL&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8120] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_INTERVAL&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8124] = 0x0c300100&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_DATA_INIT&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8128] = 0xdeadbeef&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_CLK_CNTL&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8130] = 0x02000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_INIT_ADDR&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8148] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_INIT_EXT_ADDRESS&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x814C] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_TIMING_CFG_4&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8160] = 0x00000001&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_TIMING_CFG_5&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8164] = 0x04401400&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_ZQ_CNTL&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8170] = 0x89080600&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_WRLVL_CNTL&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8174] = 0xc675f607&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SR_CNTR&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x817c] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_WRLVL_CNTL_2&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8190] = 0x0808090b&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_WRLVL_CNTL_3&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8194] = 0x0c0d0e0a&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_DDRCDR_1&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8b28] = 0x80000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_DDRCDR_2&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8b2c] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_ERR_DISABLE - DISABLE&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8e44] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_ERR_SBE&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8e58] = 0x00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# delay before enable&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;wait 500&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# DDR_SDRAM_CFG&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;mem [CCSR_ADDR 0x8110] = 0xe7044000&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;# wait for DRAM data initialization&lt;BR /&gt;&amp;nbsp;&amp;nbsp; &amp;nbsp;wait 1500&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Regards,&lt;/P&gt;&lt;P&gt;Bulat&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Thu, 02 Jul 2020 06:57:15 GMT</pubDate>
      <guid>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055030#M9323</guid>
      <dc:creator>Bulat</dc:creator>
      <dc:date>2020-07-02T06:57:15Z</dc:date>
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    <item>
      <title>Re: t1042 DDR3 memory lose data</title>
      <link>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055031#M9324</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;memory does not work.&lt;/P&gt;&lt;P&gt;&lt;EM&gt;cs_core_run_mode&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; coreh = [serverh:0;cc_index:0;chain_pos:1]&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; mode = 11&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; ccs_core_run_mode; ccs_error = 47&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; Error message: Scan timeout&lt;/EM&gt;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&lt;EM&gt;Can you provide your RCW?&lt;/EM&gt;&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Thu, 02 Jul 2020 07:23:09 GMT</pubDate>
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      <dc:creator>uvmbox</dc:creator>
      <dc:date>2020-07-02T07:23:09Z</dc:date>
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    <item>
      <title>Re: t1042 DDR3 memory lose data</title>
      <link>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055032#M9325</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;cmdwin::mem i:0xfe0e2084 = 0x0000000F &lt;BR /&gt;ccs_write_memory&lt;BR /&gt; coreh = [serverh:0;cc_index:0;chain_pos:1]&lt;BR /&gt; addr = [space:0x9a;size:4;address_hi:0x00000000;address_lo:0xfe0e2084]&lt;BR /&gt; data: (size = 4)&lt;BR /&gt; 0000000F&lt;BR /&gt; ccs_write_memory; ccs_error = 0; duration=1 ms&lt;BR /&gt;ccs_read_memory&lt;BR /&gt; coreh = [serverh:0;cc_index:0;chain_pos:1]&lt;BR /&gt; addr = [space:0x90;size:4;address_hi:0x00000001;address_lo:0x00000000]&lt;BR /&gt; data: (size = 256)&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; ccs_read_memory; ccs_error = 0; duration=2 ms&lt;BR /&gt;ccs_read_memory&lt;BR /&gt; coreh = [serverh:0;cc_index:0;chain_pos:1]&lt;BR /&gt; addr = [space:0x92;size:4;address_hi:0x00000000;address_lo:0x0ffffe00]&lt;BR /&gt; retry = 1&lt;BR /&gt; data: (size = 256)&lt;BR /&gt; 00000000 00000000 575D0000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; 00000000 00000000 00000000 00000000&lt;BR /&gt; ccs_read_memory; ccs_error = 47; duration=21 ms&lt;BR /&gt; Error message: Scan timeout&lt;BR /&gt;ccs_core_run_mode&lt;BR /&gt; coreh = [serverh:0;cc_index:0;chain_pos:1]&lt;BR /&gt; mode = 11&lt;BR /&gt; ccs_core_run_mode; ccs_error = 47&lt;BR /&gt; Error message: Scan timeout&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Thu, 02 Jul 2020 07:25:36 GMT</pubDate>
      <guid>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055032#M9325</guid>
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      <dc:date>2020-07-02T07:25:36Z</dc:date>
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    <item>
      <title>Re: t1042 DDR3 memory lose data</title>
      <link>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055033#M9326</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;RCW can be found below.&lt;/P&gt;&lt;P&gt;--------------------------------------&lt;/P&gt;&lt;P&gt;U-Boot 2014.07QorIQ-SDK-V1.7+g659b6a2 (Dec 13 2014 - 18:00:52)&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;CPU0:&amp;nbsp; T1040E, Version: 1.1, (0x85280011)&lt;BR /&gt;Core:&amp;nbsp; e5500, Version: 2.1, (0x80241021)&lt;BR /&gt;Clock Configuration:&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; CPU0:1400 MHz, CPU1:1400 MHz, CPU2:1400 MHz, CPU3:1400 MHz,&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; CCB:600&amp;nbsp; MHz,&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; DDR:800&amp;nbsp; MHz (1600 MT/s data rate) (Asynchronous), IFC:150&amp;nbsp; MHz&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; QE:300&amp;nbsp; MHz&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; FMAN1: 600 MHz&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; QMAN:&amp;nbsp; 300 MHz&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; PME:&amp;nbsp;&amp;nbsp; 300 MHz&lt;BR /&gt;L1:&amp;nbsp;&amp;nbsp;&amp;nbsp; D-cache 32 KiB enabled&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; I-cache 32 KiB enabled&lt;BR /&gt;Reset Configuration Word (RCW):&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; 00000000: 0c18000e 0e000000 00000000 00000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; 00000010: 66000002 80000002 ec027000 01000000&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; 00000020: 00000000 00000000 00000000 00032810&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; 00000030: 00000000 0342500f 00000000 00000000&lt;BR /&gt;Board: T1040RDB&lt;BR /&gt;Board rev: 0x01 CPLD ver: 0x09, vBank: 0&lt;BR /&gt;I2C:&amp;nbsp;&amp;nbsp; ready&lt;BR /&gt;SPI:&amp;nbsp;&amp;nbsp; ready&lt;BR /&gt;DRAM:&amp;nbsp; Initializing....using SPD&lt;BR /&gt;Detected UDIMM 18KSF51272AZ-1G6K1&lt;BR /&gt;4 GiB (DDR3, 64-bit, CL=11, ECC on)&lt;BR /&gt;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp;&amp;nbsp; DDR Chip-Select Interleaving Mode: CS0+CS1&lt;/P&gt;&lt;P&gt;...&lt;/P&gt;&lt;P&gt;--------------------------------------&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Regards,&lt;/P&gt;&lt;P&gt;Bulat&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Thu, 02 Jul 2020 11:50:15 GMT</pubDate>
      <guid>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055033#M9326</guid>
      <dc:creator>Bulat</dc:creator>
      <dc:date>2020-07-02T11:50:15Z</dc:date>
    </item>
    <item>
      <title>Re: t1042 DDR3 memory lose data</title>
      <link>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055034#M9327</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;&lt;STRONG&gt;&lt;EM&gt;It does not work.&lt;/EM&gt;&lt;/STRONG&gt;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&lt;EM&gt;ccs_write_register&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; coreh = [serverh:0;cc_index:0;chain_pos:0]&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; index = 210014&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; count = 1&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; size = 4&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; value: (size = 4)&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; 0342500F&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; ccs_write_register; ccs_error = 0; duration=2 ms&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt;ccs_write_register&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; coreh = [serverh:0;cc_index:0;chain_pos:0]&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; index = 210015&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; count = 1&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; size = 4&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; value: (size = 4)&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; 00000000&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; ccs_write_register; ccs_error = 0; duration=2 ms&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt;ccs_write_register&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; coreh = [serverh:0;cc_index:0;chain_pos:0]&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; index = 210016&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; count = 1&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; size = 4&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; value: (size = 4)&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; 00000000&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; ccs_write_register; ccs_error = 0; duration=1 ms&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt;ccs_reset_to_debug&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; serverh = 0&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; cc = 0&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; ccs_reset_to_debug; ccs_error = 39&lt;/EM&gt;&lt;BR /&gt;&lt;EM&gt; Error message: T1040: Scan timeout&lt;/EM&gt;&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Fri, 03 Jul 2020 06:23:36 GMT</pubDate>
      <guid>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055034#M9327</guid>
      <dc:creator>uvmbox</dc:creator>
      <dc:date>2020-07-03T06:23:36Z</dc:date>
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    <item>
      <title>Re: t1042 DDR3 memory lose data</title>
      <link>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055035#M9328</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;There was wrong Clock Frequence setting in RCW . Solved.&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Fri, 03 Jul 2020 10:57:11 GMT</pubDate>
      <guid>https://community.nxp.com/t5/QorIQ/t1042-DDR3-memory-lose-data/m-p/1055035#M9328</guid>
      <dc:creator>uvmbox</dc:creator>
      <dc:date>2020-07-03T10:57:11Z</dc:date>
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