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    <title>PowerQUICC Processors中的主题 Re: Enabling Data Cache in MPC5675K</title>
    <link>https://community.nxp.com/t5/PowerQUICC-Processors/Enabling-Data-Cache-in-MPC5675K/m-p/289205#M569</link>
    <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;Hi,&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Taking a look in the RM for e200 core [1] , this should be something like:&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;TABLE&gt;&lt;TBODY&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("mfspr&lt;/TD&gt;&lt;TD&gt;3,1010");&lt;/TD&gt;&lt;TD&gt;/* enable d-cache */&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("ori&lt;/TD&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;3, 3, 0x0001");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("mtspr&lt;/TD&gt;&lt;TD&gt;1010,3");&lt;/TD&gt;&lt;/TR&gt;&lt;/TBODY&gt;&lt;/TABLE&gt;&lt;P&gt;&lt;/P&gt;&lt;TABLE&gt;&lt;TBODY&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("mfspr&lt;/TD&gt;&lt;TD&gt;3,1013");&lt;/TD&gt;&lt;TD&gt;/* enable branch prediction in BUCSR */&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("ori&lt;/TD&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;3, 3, 0x0001");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("mtspr&lt;/TD&gt;&lt;TD&gt;1013,3");&lt;/TD&gt;&lt;/TR&gt;&lt;/TBODY&gt;&lt;/TABLE&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;TABLE&gt;&lt;TBODY&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("isync");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("msync");&lt;/TD&gt;&lt;/TR&gt;&lt;/TBODY&gt;&lt;/TABLE&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Note that 1010 is an index for L1CSR0 core register and 1013 is an index for BUCSR core register.&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Regards,&lt;/P&gt;&lt;P&gt;Marius&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;[1] &lt;A href="http://www.freescale.com/files/32bit/doc/ref_manual/e200z760RM.pdf" title="http://www.freescale.com/files/32bit/doc/ref_manual/e200z760RM.pdf"&gt;http://www.freescale.com/files/32bit/doc/ref_manual/e200z760RM.pdf&lt;/A&gt;&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
    <pubDate>Thu, 13 Jun 2013 10:36:43 GMT</pubDate>
    <dc:creator>marius_grigoras</dc:creator>
    <dc:date>2013-06-13T10:36:43Z</dc:date>
    <item>
      <title>Enabling Data Cache in MPC5675K</title>
      <link>https://community.nxp.com/t5/PowerQUICC-Processors/Enabling-Data-Cache-in-MPC5675K/m-p/289204#M568</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;Hello All,&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Would like to enable the data cache at startup assembly file. Can anyone guide me how to access the control registers and what are the steps I need to follow?&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Thanks in advance for your time and help!&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Wed, 12 Jun 2013 20:37:52 GMT</pubDate>
      <guid>https://community.nxp.com/t5/PowerQUICC-Processors/Enabling-Data-Cache-in-MPC5675K/m-p/289204#M568</guid>
      <dc:creator>komodo</dc:creator>
      <dc:date>2013-06-12T20:37:52Z</dc:date>
    </item>
    <item>
      <title>Re: Enabling Data Cache in MPC5675K</title>
      <link>https://community.nxp.com/t5/PowerQUICC-Processors/Enabling-Data-Cache-in-MPC5675K/m-p/289205#M569</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;Hi,&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Taking a look in the RM for e200 core [1] , this should be something like:&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;TABLE&gt;&lt;TBODY&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("mfspr&lt;/TD&gt;&lt;TD&gt;3,1010");&lt;/TD&gt;&lt;TD&gt;/* enable d-cache */&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("ori&lt;/TD&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;3, 3, 0x0001");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("mtspr&lt;/TD&gt;&lt;TD&gt;1010,3");&lt;/TD&gt;&lt;/TR&gt;&lt;/TBODY&gt;&lt;/TABLE&gt;&lt;P&gt;&lt;/P&gt;&lt;TABLE&gt;&lt;TBODY&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("mfspr&lt;/TD&gt;&lt;TD&gt;3,1013");&lt;/TD&gt;&lt;TD&gt;/* enable branch prediction in BUCSR */&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("ori&lt;/TD&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;3, 3, 0x0001");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("mtspr&lt;/TD&gt;&lt;TD&gt;1013,3");&lt;/TD&gt;&lt;/TR&gt;&lt;/TBODY&gt;&lt;/TABLE&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;TABLE&gt;&lt;TBODY&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("isync");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("msync");&lt;/TD&gt;&lt;/TR&gt;&lt;/TBODY&gt;&lt;/TABLE&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Note that 1010 is an index for L1CSR0 core register and 1013 is an index for BUCSR core register.&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Regards,&lt;/P&gt;&lt;P&gt;Marius&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;[1] &lt;A href="http://www.freescale.com/files/32bit/doc/ref_manual/e200z760RM.pdf" title="http://www.freescale.com/files/32bit/doc/ref_manual/e200z760RM.pdf"&gt;http://www.freescale.com/files/32bit/doc/ref_manual/e200z760RM.pdf&lt;/A&gt;&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Thu, 13 Jun 2013 10:36:43 GMT</pubDate>
      <guid>https://community.nxp.com/t5/PowerQUICC-Processors/Enabling-Data-Cache-in-MPC5675K/m-p/289205#M569</guid>
      <dc:creator>marius_grigoras</dc:creator>
      <dc:date>2013-06-13T10:36:43Z</dc:date>
    </item>
    <item>
      <title>Re: Enabling Data Cache in MPC5675K</title>
      <link>https://community.nxp.com/t5/PowerQUICC-Processors/Enabling-Data-Cache-in-MPC5675K/m-p/289206#M570</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;Hi,&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Thanks for the info! &lt;/P&gt;&lt;P&gt;In my task I have to specify a portion of SRAM for Data as DATA CACHE using MMU TLB table. I am not sure how MMU works with PPC. If any help to configure the memory as a data cacheable would be appreciated. Something like how to assign the RAM memory and command the controller that is use as Internal data cache.&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Thanks. &lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Thu, 13 Jun 2013 13:37:10 GMT</pubDate>
      <guid>https://community.nxp.com/t5/PowerQUICC-Processors/Enabling-Data-Cache-in-MPC5675K/m-p/289206#M570</guid>
      <dc:creator>komodo</dc:creator>
      <dc:date>2013-06-13T13:37:10Z</dc:date>
    </item>
    <item>
      <title>Re: Enabling Data Cache in MPC5675K</title>
      <link>https://community.nxp.com/t5/PowerQUICC-Processors/Enabling-Data-Cache-in-MPC5675K/m-p/289207#M571</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;Hi,&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Please find below an example about how can configure cacheable a TLB entry:&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;TABLE&gt;&lt;TBODY&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;// 1GB&amp;nbsp; TLB entry&amp;nbsp; 1: 0x00000000 - 0x3FFFFFFF; cacheable&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("lis&lt;/TD&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;5, 0x1001");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("ori&lt;/TD&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;5, 5, 0x0000");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("mtspr&lt;/TD&gt;&lt;TD&gt;624, 5");&lt;/TD&gt;&lt;/TR&gt;&lt;/TBODY&gt;&lt;/TABLE&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;TABLE&gt;&lt;TBODY&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("lis&lt;/TD&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;5, 0x8000");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("ori&lt;/TD&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;5, 5, 0x0A00");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("mtspr&lt;/TD&gt;&lt;TD&gt;625, 5");&lt;/TD&gt;&lt;/TR&gt;&lt;/TBODY&gt;&lt;/TABLE&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;TABLE&gt;&lt;TBODY&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("lis&lt;/TD&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;5, 0x0000");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("ori&lt;/TD&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;5, 5, 0x0000&lt;/TD&gt;&lt;TD&gt;");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("mtspr&lt;/TD&gt;&lt;TD&gt;626, 5");&lt;/TD&gt;&lt;/TR&gt;&lt;/TBODY&gt;&lt;/TABLE&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;TABLE&gt;&lt;TBODY&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("lis&lt;/TD&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;5, 0x0000");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("ori&lt;/TD&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;5, 5, 0x0015");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("mtspr&lt;/TD&gt;&lt;TD&gt;627, 5");&lt;/TD&gt;&lt;/TR&gt;&lt;/TBODY&gt;&lt;/TABLE&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;TABLE&gt;&lt;TBODY&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("tlbwe");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;asm ("msync");&lt;/TD&gt;&lt;/TR&gt;&lt;TR&gt;&lt;TD&gt;&lt;/TD&gt;&lt;TD&gt;&lt;P&gt;asm ("isync");&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;For SRAM initialization you can take a look in the processor Reference Manual.&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Regards,&lt;/P&gt;&lt;P&gt;Marius&lt;/P&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;/TBODY&gt;&lt;/TABLE&gt;&lt;P&gt;&lt;SPAN class="mce_paste_marker"&gt;&lt;/SPAN&gt;&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Thu, 13 Jun 2013 13:51:51 GMT</pubDate>
      <guid>https://community.nxp.com/t5/PowerQUICC-Processors/Enabling-Data-Cache-in-MPC5675K/m-p/289207#M571</guid>
      <dc:creator>marius_grigoras</dc:creator>
      <dc:date>2013-06-13T13:51:51Z</dc:date>
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      <title>Re: Enabling Data Cache in MPC5675K</title>
      <link>https://community.nxp.com/t5/PowerQUICC-Processors/Enabling-Data-Cache-in-MPC5675K/m-p/289208#M572</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;Thank you very much! This helps me.&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Thu, 13 Jun 2013 13:55:07 GMT</pubDate>
      <guid>https://community.nxp.com/t5/PowerQUICC-Processors/Enabling-Data-Cache-in-MPC5675K/m-p/289208#M572</guid>
      <dc:creator>komodo</dc:creator>
      <dc:date>2013-06-13T13:55:07Z</dc:date>
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