<?xml version="1.0" encoding="UTF-8"?>
<rss xmlns:content="http://purl.org/rss/1.0/modules/content/" xmlns:dc="http://purl.org/dc/elements/1.1/" xmlns:rdf="http://www.w3.org/1999/02/22-rdf-syntax-ns#" xmlns:taxo="http://purl.org/rss/1.0/modules/taxonomy/" version="2.0">
  <channel>
    <title>i.MX Processors中的主题 Re: DDR3 Porting Problem on imx6ULL</title>
    <link>https://community.nxp.com/t5/i-MX-Processors/DDR3-Porting-Problem-on-imx6ULL/m-p/914419#M137677</link>
    <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;Hello,&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&amp;nbsp;&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&amp;nbsp;&amp;nbsp; Customers can use the following tool:&lt;/SPAN&gt;&lt;/P&gt;&lt;P class="" style="min-height: 8pt; padding: 0px;"&gt;&lt;SPAN class=""&gt;&lt;/SPAN&gt;&amp;nbsp;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;“i.MX6ULL_DDR3_Script_Aid”&lt;/SPAN&gt;&lt;/P&gt;&lt;P class="" style="min-height: 8pt; padding: 0px;"&gt;&lt;SPAN class=""&gt;&lt;/SPAN&gt;&amp;nbsp;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&lt;A _jive_internal="true" class="" data-containerid="2004" data-containertype="14" data-objectid="333791" data-objecttype="102" href="https://community.nxp.com/docs/DOC-333791"&gt;https://community.nxp.com/docs/DOC-333791&lt;/A&gt;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;MR1 value should be the same as in the initialization script.&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;Have a great day,&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;Yuri.&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;-------------------------------------------------------------------------------&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;Note:&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;- If this post answers your question, please click the "Mark Correct" button. Thank you!&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;- We are following threads for 7 weeks after the last post, later replies are ignored&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;Please open a new thread and refer to the closed one, if you have a related question at a later point in time.&lt;/SPAN&gt;&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
    <pubDate>Tue, 30 Jul 2019 06:56:48 GMT</pubDate>
    <dc:creator>Yuri</dc:creator>
    <dc:date>2019-07-30T06:56:48Z</dc:date>
    <item>
      <title>DDR3 Porting Problem on imx6ULL</title>
      <link>https://community.nxp.com/t5/i-MX-Processors/DDR3-Porting-Problem-on-imx6ULL/m-p/914418#M137676</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;hello,&lt;/P&gt;&lt;P&gt;&amp;nbsp; &amp;nbsp; &amp;nbsp; &amp;nbsp;I am using SkHynix&amp;nbsp;H5TC2G63GFR-PBI DDR3 on imx6ull, there is some question about DDR3 Porting, Is there someone can help me? thanks first.&amp;nbsp;&lt;/P&gt;&lt;P&gt;&amp;nbsp; &amp;nbsp; &amp;nbsp; &amp;nbsp;Q1: Is there a special DDR3_Script_Aid tools for imx6ull? I have download a imx6ul aid that &amp;nbsp;the name is &amp;lt;I.MX6UL_DDR3_Script_Aid_V0.02.xlsx&amp;gt; from this community&lt;/P&gt;&lt;P&gt;&lt;A _jive_internal="true" href="https://community.nxp.com/docs/DOC-329899"&gt;https://community.nxp.com/docs/DOC-329899&lt;/A&gt;&lt;/P&gt;&lt;P&gt;. is this ok?&amp;nbsp;&lt;/P&gt;&lt;P&gt;&amp;nbsp; &amp;nbsp; &amp;nbsp; &amp;nbsp;Q2: how to setup DDR3_Script_Aid? there are some item which I have no idea.&lt;/P&gt;&lt;TABLE style="width: 1099px;"&gt;&lt;TBODY&gt;&lt;TR style="height: 32px;"&gt;&lt;TD colspan="2" style="border-right: 1pt solid black; height: 32px; width: 494px;"&gt;Device Information&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Manufacturer:&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;Micron&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;SKhynix&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Memory part number:&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;MT41K256M16HA-125&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;H5TC2G63GFR-PBI&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Memory type:&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;DDR3-1600&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;DDR3-1600&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;DRAM density (Gb)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;4&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;2&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;DRAM Bus Width&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;16&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;16&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Number of Banks&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;8&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;8&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Number of ROW Addresses&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;15&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;14&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Number of COLUMN Addresses&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;10&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;10&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Page Size (K)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;2&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;2&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Self-Refresh Temperature (SRT)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;Extended&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;Extended&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 50px;"&gt;&lt;TD style="border-top: none; height: 50px; width: 311px;"&gt;CAS READ latency (CL)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 50px; width: 183px;"&gt;8&lt;/TD&gt;&lt;TD style="height: 50px; width: 157px;"&gt;&lt;SPAN style="color: #ff0000;"&gt;?&lt;/SPAN&gt;&lt;/TD&gt;&lt;TD style="height: 50px; width: 425px;"&gt;&lt;P&gt;Programmable CAS latency&lt;/P&gt;&lt;P&gt;6, 7, 8, 9, 10, 11, 12 and 13&lt;/P&gt;&lt;P&gt;supported&lt;/P&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;tRCD=tRP=CL (ns)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;13.75&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;&lt;SPAN style="color: #ff0000;"&gt;?&lt;/SPAN&gt;&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="height: 32px; width: 311px;"&gt;tRC Min (ns)&lt;/TD&gt;&lt;TD style="border-left: none; height: 32px; width: 183px;"&gt;48.75&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;50.625&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="height: 32px; width: 311px;"&gt;tRAS Min (ns)&lt;/TD&gt;&lt;TD style="border-left: none; height: 32px; width: 183px;"&gt;35&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;37.5&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD colspan="2" style="border-right: 1pt solid black; height: 32px; width: 494px;"&gt;System Information&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;i.Mx Part&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;i.MX6UL&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;iMX6ULL&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Bus Width&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;16&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;16&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Density per chip select (Gb)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;4&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;2&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Number of Chip Selects used&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;1&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;1&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Total DRAM Density (Gb)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;4&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;2&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;DRAM Clock Freq (MHz)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;400&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;400&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;DRAM Clock Cycle Time (ns)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;2.5&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;&lt;SPAN style="color: #ff0000;"&gt;1.25?&lt;/SPAN&gt;&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;Address Mirror (for CS1)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;Disable&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;Disable&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD colspan="2" style="border-right: 1pt solid black; height: 32px; width: 494px;"&gt;SI Configuration&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;DRAM DSE Setting - DQ/DQM (ohm)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;48&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;48&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;DRAM DSE Setting - ADDR/CMD/CTL (ohm)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;48&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;48&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;DRAM DSE Setting - CK (ohm)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;48&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;48&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;DRAM DSE Setting - DQS (ohm)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;48&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;48&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;TR style="height: 32px;"&gt;&lt;TD style="border-top: none; height: 32px; width: 311px;"&gt;System ODT Setting (ohm)&lt;/TD&gt;&lt;TD style="border-top: none; border-left: none; height: 32px; width: 183px;"&gt;60&lt;/TD&gt;&lt;TD style="height: 32px; width: 157px;"&gt;60&lt;/TD&gt;&lt;TD style="height: 32px; width: 425px;"&gt;&lt;/TD&gt;&lt;/TR&gt;&lt;/TBODY&gt;&lt;/TABLE&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;Q3: the last one about NXP DDR Test tool , What is the Value about MR1 Values(Hex)?&amp;nbsp;&lt;/P&gt;&lt;P&gt;&lt;span class="lia-inline-image-display-wrapper"&gt;&lt;img src="https://community.nxp.com/t5/image/serverpage/image-id/86382i02C32A0C566EA2F0/image-size/large?v=v2&amp;amp;px=999" title="pastedImage_3.png" alt="pastedImage_3.png" /&gt;&lt;/span&gt;&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Mon, 29 Jul 2019 03:19:29 GMT</pubDate>
      <guid>https://community.nxp.com/t5/i-MX-Processors/DDR3-Porting-Problem-on-imx6ULL/m-p/914418#M137676</guid>
      <dc:creator>guochgz</dc:creator>
      <dc:date>2019-07-29T03:19:29Z</dc:date>
    </item>
    <item>
      <title>Re: DDR3 Porting Problem on imx6ULL</title>
      <link>https://community.nxp.com/t5/i-MX-Processors/DDR3-Porting-Problem-on-imx6ULL/m-p/914419#M137677</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;Hello,&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&amp;nbsp;&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&amp;nbsp;&amp;nbsp; Customers can use the following tool:&lt;/SPAN&gt;&lt;/P&gt;&lt;P class="" style="min-height: 8pt; padding: 0px;"&gt;&lt;SPAN class=""&gt;&lt;/SPAN&gt;&amp;nbsp;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;“i.MX6ULL_DDR3_Script_Aid”&lt;/SPAN&gt;&lt;/P&gt;&lt;P class="" style="min-height: 8pt; padding: 0px;"&gt;&lt;SPAN class=""&gt;&lt;/SPAN&gt;&amp;nbsp;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&lt;A _jive_internal="true" class="" data-containerid="2004" data-containertype="14" data-objectid="333791" data-objecttype="102" href="https://community.nxp.com/docs/DOC-333791"&gt;https://community.nxp.com/docs/DOC-333791&lt;/A&gt;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;MR1 value should be the same as in the initialization script.&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;Have a great day,&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;Yuri.&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;-------------------------------------------------------------------------------&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;Note:&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;- If this post answers your question, please click the "Mark Correct" button. Thank you!&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;- We are following threads for 7 weeks after the last post, later replies are ignored&lt;/SPAN&gt;&lt;/P&gt;&lt;P class=""&gt;&lt;SPAN class=""&gt;Please open a new thread and refer to the closed one, if you have a related question at a later point in time.&lt;/SPAN&gt;&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Tue, 30 Jul 2019 06:56:48 GMT</pubDate>
      <guid>https://community.nxp.com/t5/i-MX-Processors/DDR3-Porting-Problem-on-imx6ULL/m-p/914419#M137677</guid>
      <dc:creator>Yuri</dc:creator>
      <dc:date>2019-07-30T06:56:48Z</dc:date>
    </item>
    <item>
      <title>Re: DDR3 Porting Problem on imx6ULL</title>
      <link>https://community.nxp.com/t5/i-MX-Processors/DDR3-Porting-Problem-on-imx6ULL/m-p/914420#M137678</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;Thanks Yuri.&lt;/P&gt;&lt;P&gt;&lt;SPAN style="color: #51626f; background-color: #ffffff;"&gt;"MR1 value should be the same as in the initialization script." What does this mean?&amp;nbsp;&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="color: #51626f; background-color: #ffffff;"&gt;I have found this in ddr stress tools dir.&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="color: #51626f; background-color: #ffffff;"&gt;&lt;span class="lia-inline-image-display-wrapper"&gt;&lt;img src="https://community.nxp.com/t5/image/serverpage/image-id/88690iF1EC72CEF256D65B/image-size/large?v=v2&amp;amp;px=999" title="pastedImage_1.png" alt="pastedImage_1.png" /&gt;&lt;/span&gt;&lt;/SPAN&gt;&lt;/P&gt;&lt;P&gt;&lt;SPAN style="color: #51626f; background-color: #ffffff;"&gt;so MR1 Value should be 0004?&amp;nbsp;&lt;/SPAN&gt;&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Tue, 30 Jul 2019 07:18:32 GMT</pubDate>
      <guid>https://community.nxp.com/t5/i-MX-Processors/DDR3-Porting-Problem-on-imx6ULL/m-p/914420#M137678</guid>
      <dc:creator>guochgz</dc:creator>
      <dc:date>2019-07-30T07:18:32Z</dc:date>
    </item>
    <item>
      <title>Re: DDR3 Porting Problem on imx6ULL</title>
      <link>https://community.nxp.com/t5/i-MX-Processors/DDR3-Porting-Problem-on-imx6ULL/m-p/914421#M137679</link>
      <description>&lt;HTML&gt;&lt;HEAD&gt;&lt;/HEAD&gt;&lt;BODY&gt;&lt;P&gt;Correct - 4.&lt;/P&gt;&lt;P&gt;&lt;/P&gt;&lt;P&gt;~Yuri.&lt;/P&gt;&lt;/BODY&gt;&lt;/HTML&gt;</description>
      <pubDate>Wed, 31 Jul 2019 01:59:15 GMT</pubDate>
      <guid>https://community.nxp.com/t5/i-MX-Processors/DDR3-Porting-Problem-on-imx6ULL/m-p/914421#M137679</guid>
      <dc:creator>Yuri</dc:creator>
      <dc:date>2019-07-31T01:59:15Z</dc:date>
    </item>
  </channel>
</rss>

